(1.厦门大学半导体光电材料及其高效转换器件协同创新中心,福建 厦门 361005; 2.厦门乾照光电股份有限公司,福建 厦门 361101)
(1.Collaborative Innovation Center for Optoelectronic Semiconductors and Efficient Device,Xiamen University,Xiamen 361005,China; 2.Xiamen Changelight Co.,Ltd,Xiamen 361101,China)
DOI: 10.6043/j.issn.0438-0479.201708005
备注
发光效率是LED器件的核心指标,为了提升GaN-LED的发光效率,研究了具有不同V型缺陷密度的材料与器件的光致发光及电致发光特性,分析了影响发光效率的因素,研究发现V型缺陷一方面通过提升载流子(特别是空穴)注入效率而改善发光效率,另一方面又会通过减少有效发光面积而降低发光效率,这一竞争机制共同影响具有V型缺陷结构的GaN-LED的发光效率.结果表明,尺寸为0.25 mm×0.75 mm的芯片在150 mA驱动条件下,随着V型缺陷密度的增加,发光功率和外量子效率先上升后下降.对于最优化缺陷密度(4.2×108 cm-2)的样品,其发光功率和外量子效率分别为183.5 mW和45.0%,较最小缺陷密度(1.7×108 cm-2)样品的发光功率172.2 mW和外量子效率42.2%,均约提升6.6%.
Luminescence efficiency is one of the key indicators of LEDs.For improving the luminescence efficiency of GaN-LEDs,photoluminescence and electroluminescencecharacteristics of materials and devices with various V-defect densities are studied.One competitive mechanism is revealed.In one hand,the injection efficiency promotion of carriers(hole mainly)due to the increased V-defectdensity results in the increase of luminescence efficiency.On the other hand,the area decrease of the active region due to the increased V-defectdensity leads to the decrease of luminescence efficiency.LED chips are fabricated with identical size of 0.25 mm×0.75 mm,and are drived at the current of 150 mA.With the increase of the V-defect density,the light output and the external quantum efficiency are improved first and then decreased.The best light output and external quantum efficiency of chips with the V-defect density of 4.2×108 cm-2are shown as 183.5 mW and 45.0% respectively,which are 6.6% better than those of 172.2 mW and 42.2% of chips with un-optimized V-defect density of 1.7×108 cm-2.
引言
发光二极管(LED)具有功耗低、寿命长、体积小、响应速度快、节能、环保等诸多优点,被人们称作第四代照明光源[1],已经被广泛地应用于照明、显示、背光等领域.发光效率作为LED器件的核心指标,一直是备受关注的研究课题[2-6].GaN-LED发光效率主要取决于器件的外量子效率(EQE),该效率等于内量子效率(IQE)和光提取效率(LEE)的乘积.IQE主要和材料质量、结构设计(包括尺寸和掺杂等)密切相关[6-8],而LEE则与芯片结构设计(包括尺寸、图形、材料等)直接相关[9-11].V型缺陷是GaN基材料体系中一种特征缺陷,长期以来被认为是影响GaN-LED的IQE的关键因素之一,很多研究聚焦于V型缺陷的产生机制及消除方法[12-14].然而近期的研究发现InGaN/GaN量子阱有源层中保留适量的V型缺陷有利于改善GaN基LED的IQE,其原因在于V型缺陷处的势垒效应阻断了电子的泄露,将电子空穴限制在无缺陷的区域复合发光,因而提高了IQE[15-16]; 也有研究显示V型缺陷可帮助空穴注入到距离p-GaN更远的量子阱中,从而增加了载流子在量子阱中的复合效率,因此IQE得以提升和改善[17].
本研究通过生长工艺的调整,实现了InGaN/GaN量子阱有源区不同V型缺陷密度的控制,主要研究了电注入条件下,V型缺陷密度对于GaN-LED芯片器件光电性能的影响,并分析了影响其发光效率(特别是IQE)的机制,为这类GaN-LED的材料生长和结构设计提供了依据.
1 实 验
1.1 外延样品制备与实验方法采用有机金属气相外延(MOVPE)技术(Veeco K465i 14×4-inch)在C面蓝宝石图形衬底(PSS)上生长的一系列GaN-LED外延片样品S1~S4,其结构示意图如图1(a)所示.因为完整的外延结构在生长p型层时已经将V型缺陷填平,因此,为了表征真实的V型缺陷密度及深度,在同样条件下生长了一系列无p型层的样品SS1~SS4,结构示意图如图1(b)所示.外延生长所需Ⅲ族源为三甲基镓(TMGa)、三乙基镓(TEGa)、三甲基铝(TMAl)和三甲基铟(TMIn),高纯氢气(H2)和氮气(N2)作为载气,比例根据需要调节; V族源为高纯氨气(NH3); n型和p型掺杂源分别是硅烷(SiH4,V(SiH4):V(H2)=2×10-4:1)和二茂镁(Cp2Mg).
样品的生长方法利用了传统的两步生长法[18].其制备过程如下:
1)在1 170 ℃的H2气氛中对蓝宝石PSS进行5 min的热清洁;
2)在550 ℃、6.7×104 Pa条件下生长25 nm厚GaN缓冲层;
3)在NH3氛围下进行退火处理,升温至1 050 ℃,让低温GaN重结晶成岛状晶种;
4)在6.7×104 Pa条件下生长一层1 μm厚的三维(3D)粗糙层;
5)气压改变为2.0×104 Pa,温度升至1 100 ℃,生长一层1.5 μm厚非故意掺杂的GaN层,接下来在同样条件下生长3.5 μm厚高掺Si的n型GaN层(Si掺杂浓度1×1019~1.5×1019cm-2);
6)降温至750~850 ℃,在2.7×104 Pa的条件下,生长20对总厚度约为120 nm的InGaN(1.5 nm)/GaN(4.5 nm)超晶格应力调制层:阱垒同温生长,GaN垒层生长的总气氛中通入5 L的H2,InGaN层生长时不通H2.其中样品S1/SS1、S2/SS2、S3/SS3和S4/SS4在这一层的生长温度分别为850,825,800和775 ℃;
7)继续生长10对总厚度140 nm厚的InGaN(2.5 nm)/GaN(11.5 nm)多量子阱有源层,其中GaN垒层的生长温度为860 ℃,InGaN阱层的生长温度为780 ℃;
8)升温至950 ℃,并维持在2.7×104 Pa条件下,生长p型AlGaN电子阻挡层和p型GaN层,总厚度200 nm.
这一系列样品S1~S4或SS1~SS4的生长条件唯一差别在于超晶格应力调制层的生长温度,温度越高In组分越少,从而获得不同深度和密度的V型缺陷.
1.2 芯片器件制备样品采用标准的正装LED芯片工艺制作成0.25 mm×0.75 mm尺寸的芯片,其制备过程如下:
1)清洗:首先用有机溶剂(丙酮、乙醇)清洗材料表面,然后用王水(HCl与HNO3的体积比为3:1)浸泡,除去表面氧化层,再用大量的等离子水冲洗,N2吹干.
2)n型台面(MESA)制作:采用标准光刻工艺,在洁净外延片表面涂覆正胶,经过曝光显影,形成MESA图形,再通过电感耦合等离子体(ICP)刻蚀获得LED器件n型MESA.
3)电流阻挡层(CB)制作:通过等离子增强型化学气相沉积(PECVD)在材料表面淀积一层120 nm厚度SiO2,采用标准光刻工艺,在材料表面均匀涂覆正胶,经过曝光显影,形成CB图形,扫胶后通过缓冲氧化物刻蚀(BOE)溶液蚀刻掉非光刻胶保护区域的SiO2,去胶后形成CB.
4)透明导电层(ITO)制作:通过ITO溅射设备在材料表面溅射一层600 nm厚度ITO,采用标准光刻工艺,在材料表面均匀涂覆正胶,经过曝光显影,形成ITO图形,扫胶后通过ITO蚀刻液蚀刻掉非光刻胶保护区域的ITO,去胶后形成透明导电层.之后将材料放入快速退火炉(RTA)中在N2氛围进行退火处理,退火温度550 ℃,退火时间15 min,使ITO与p-GaN表面形成欧姆接触.
5)n/p金属电极(PAD)制作:采用标准光刻工艺,在材料表面均匀涂覆负胶,经过曝光显影,形成PAD图形,扫胶后通过电子束蒸发(E-gun)蒸镀PAD金属,剥离负胶表面金属,去胶后形成PAD电极.
6)钝化层(PV)制作:通过PECVD在材料表面沉积一层240 nm厚度SiO2,采用标准光刻工艺,在材料表面均匀涂覆正胶,经过曝光显影,形成PV图形,扫胶后通过BOE溶液蚀刻掉非光刻胶保护区域的SiO2,去胶后形成PV.
最后将蓝宝石图形化衬底(PSS)研磨抛光后,经切割、裂片和无胶填充封装后制备成单粒灯珠.
1.3 外延样品微观形貌与芯片器件性能表征未生长p型层的样品的微观形貌采用TESCAN LYRA3扫描电镜(SEM)测量表征,并用中拓IM3200光致发光(PL)谱仪进行变功率PL测量表征样品的波长及发光强度变化.由完整的外延结构制作成的LED芯片的电流-电压(I-U)特性曲线及反向电压参数采用Keithley2430数字源表完成; 其光学性能测试采用Gamma GS-1220光谱与积分球测试系统进行:将LED芯片封装在标准晶体管外形(TO)支架上,再将封装好的芯粒样品置于积分球内,通过探针施加电压发光,然后由光纤传输至光谱系统收集.
2 结果与分析
2.1 V型缺陷密度的表征与统计选择样品SS1~SS4外延片上中下左右5个位置取样表征V型缺陷,表征区域为约40 μm×40 μm的正方形,统计该区域内V型坑的数量,除以区域面积计算V型缺陷的密度; 然后取5个区域V型缺陷密度的算数平均值得出该样品的V型缺陷密度; 用5个区域V型缺陷密度的标准偏差表征样品的均匀性.测量统计显示,4组样品的各区域V型缺陷密度统计标准偏差均在2%~4%之间.图2显示了样品SS1~SS4的V型缺陷典型分布,由此可见样品SS1~SS2的V型缺陷密度分别约为1.7×108,2.7×108,4.2×108,5.9×108 cm-2.
2.2 变功率PL表征结果与分析样品SS1~SS4用变功率PL表征波长及发光强度的变化,激光波长375 nm,激光功率密度在0.1~25 W/cm2内连续可调,取最强的PL强度为100,对不同样品和激发功率密度的PL强度做归一化处理.图3(a)显示了样品SS1~SS4在不同激发功率条件下的峰值波长(λp)变化,其λp变化趋势无明显差异,波长蓝移均小于0.3 nm,且SS1~SS4的λp最大值与最小值差值在0.7 nm之内.因为λp主要是10对多量子阱有源区决定,既然4组样品的量子阱的生长条件完全相同,其λp没有显著差异也是合理的.虽然4组样品是不同炉次生长出来的,但生长条件参数波动所引起的量子阱厚度和组分的轻微波动在外延生长过程中高度可控,因此导致λp的轻微漂移也在合理范围内.另一方面,虽然底层20个周期的超晶格应力调制层对上层量子阱的应力状态会有影响,但如果应力调制作用足够强,导致量子阱区压电效应发生显著变化,那么λp一定会发生明显的蓝移或红移动,可是从图3(a)呈现的λp的轻微漂移来看,4组样品的量子阱区的应力差异可以忽略.图3(b)给出了样品SS1~SS4在不同激发功率条件下的PL强度变化和相对IQE的变化趋势,这里的相对IQE为PL强度与激光功率密度的比值,4组样品的变化趋势同样未呈现明显差异,进一步说明4组样品的量子阱结构、应力和组分差异可以忽略.一般情况下V型缺陷的开口始于穿通位错的顶端,而位错通常是非辐射复合中心,是影响IQE的重要因素.虽然4组样品的V型缺陷密度存在较大差异,但由于底层GaN的生长条件完全一样,因此其穿通位错的密度也应保持同一水平,超晶格应力调制层生长条件的变化并不改变既有的穿通位错密度,只是对于V型缺陷的产生存在不同的抑制作用,从而导致了4组样品不同V型缺陷密度的呈现.既然穿通位错密度并无明显差异,4组样品表现出相似的IQE行为也是合理的.
2.3 电致发光(EL)特性表征结果与分析图4显示了样品S1~S4制作成芯片后在150 mA电流驱动条件下的EL光电性能与V型缺陷密度的对应关系.如图4(a)所示,随着V型缺陷密度的增加,发光主波长(λd)几乎没有变化,最大值与最小值差值在0.5 nm之内,说明4组样品由于外延生长的波动引入的量子阱结构及组分差异可以忽略.如图4(b)所示,随着V型缺陷密度的增加,发光功率(Pop)也呈现升高趋势,从S1的172.2 mW增加到S2的176.5 mW,Pop提升2.5%; 当V型缺陷密度增加到4.2×108 cm-2时,Pop最佳,到达S3的183.5 mW,Pop累计提升6.6%; V型缺陷密度继续增加,Pop转而呈现下降趋势,减少到S4的178.8 mW,Pop较最佳结果下降2.6%,前面分析已经排除了外延生长波动引入的量
图3 样品SS1~SS4在不同激发功率密度条件下PL的λp(a)、PL强度和相对IQE的变化(b)
Fig.3 Laser power density dependence of PL peak wavelength PL intensity and relative IQF for samples SS1~SS4子阱结构与组分差异带来的影响,这说明存在非单调机制在影响发光效率.如图4(c)所示,随着V型缺陷密度的增加,正向电压(Uf)呈现单调下降趋势,从S1的3.231 V下降至S4的3.127 V,累计降幅0.104 V.如图4(d)所示,随着V型缺陷密度的增加,反向电压(Uz)也呈现单调下降趋势,从S1的59.4 V下降至S4的48.1 V,累计降幅11.3 V.
图4 S1~S4芯片样品在150 mA特征电流驱动条件下的光电性能与V型缺陷密度的对应关系
Fig.4 Dependence relationships between the electronic-optical parameters of S1~S4 chips drived at 150 mA with varied V-pits densities如图5(a)所示,在没有或者缺少V型缺陷的LED中,由于p型掺杂效率远低于n型掺杂效率,空穴浓度仅为1017 cm-3量级,而电子浓度可达1019 cm-3量级,导致空穴的注入效率远低于电子的注入效率,空穴无法注入到离p型层更远的量子阱区域,电子空穴对只能在最靠近p型层一侧的少数量子阱区域复合发光,因此IQE较低.如图5(b)所示,在具有V型缺陷的LED中,p型区域渗透至整个量子阱区,电流的侧向注入有效地提升了空穴向距离p型层较远的量子阱区域的注入,使得电子空穴能够在整个量子阱区域参与复合发光,因此IQE得到显著提升.另一方面,虽然V型缺陷侧壁会生长上侧壁量子阱,但侧壁量子阱厚度远小于C面量子阱优化过的厚度,对电子和空穴的量子限制效应显著削弱; 在恒定电流注入条件下,载流子在量子阱区的分布是稳态的,但载流子几乎不能分布在V型缺陷区域,而是主要分布在C面量子阱中,V型缺陷的存在减少了C面量子阱的面积,所以注入同样电流的条件
下,C面量子阱的实际面积越小,载流子密度越大,俄歇复合和载流子泄露越严重,这一机制又会造成IQE下降.V型缺陷侧壁量子阱所在晶面是半极性面,极化效应减弱理论上会导致发光波长显著蓝移,本实验中PL和EL测量均没有观测到蓝移的发光峰,因此本实验中V型缺陷自身对发光贡献可以忽略.有研究表明阴极射线发光(CL)测量显示V型缺陷区域为暗区,自身不贡献发光[19],这与本实验的观测结果及理论推测一致.由于上述两个机制是竞争的机制,共同影响该结构的IQE.这一竞争机制合理地解释了图4(b)中S1~S4样品随着V型缺陷密度增加发光功率先增加再降低的现象.同时由于V型缺陷附近p型与n型区距离更近,耗尽层变薄,阻值下降,电流更容易从V型缺陷附近通过,导致电压降低和反向性能下降; 另一方面,V型缺陷的底部就是穿通位错,这也会增加漏电概率,同样导致电压和反向性能下降,因此V型缺陷密度的增加单向地导致正向电压降低和反向性能下降.
为了进一步研究V型缺陷密度对光电性能的影响,图6给出了样品S1~S4的芯片Pop-I特性曲线、EQE-I特性曲线以及U-I特性曲线.如图6(a)所示,S1~S4样品表现出类似的Pop-I特性,输入电流在0~100 mA时,4组芯片样品的Pop呈线性增长,继续增加输入电流,Pop随电流增加而增大的趋势变缓,输入电流达到300 mA左右时,Pop趋于饱和,继续增加输入电流,Pop开始下降.图6(a)中的插图分别显示4组芯片样品在极小电流(0~5 mA)(Ⅰ),特征电流(145~155 mA)(Ⅱ),以及过饱和电流(340~350 mA)(Ⅲ)3个区间的Pop变化趋势:当输入极小电流时,S1~S4的Pop随V型缺陷密度的增加单调增加,V性缺陷密度越高,Pop越高,V型缺陷对注入效率改善的机制起主导作用; 当输入电流增加到特征电流区间时,V型缺陷对注入效率改善的机制与V型缺陷对有效发光面积减小的机制相互竞争,具有最优化的V型缺陷密度的样品S3,其Pop最大; 当输入电流进一步增加到过饱和区间时,S1~S4的Pop随V型缺陷密度的增加单调降低,V性缺陷密度越高,Pop越低,V型缺陷对有效发光面积减小的机制起主导作用.
如图6(b)所示,样品S1~S4的芯片EQE-I特性曲线更为清晰地呈现了不同V型缺陷密度对EQE的影响,极小电流注入条件下,V型缺陷对注入效率改善极为有效,密度最高的样品S4的 EQE峰值为65%,远高于密度最小的样品S1的EQE峰值52%; 在特征电流注入条件下,竞争机制使得具有最优化V型缺陷密度的样品S3的EQE最高; 在过饱和电流注入条件下,有效发光面积减少使得俄歇复合与载流子泄露加剧,导致样品S1~S4的Pop随V型缺陷密度的增加单调降低,V性缺陷密度越高,Pop越低.
如图6(c)所示,样品S1~S4的芯片U-I特性曲线呈现类似的标准二极管特性,V型缺陷密度越大,Uf越低.
3 结 论
本研究通过对具有不同V型缺陷密度外延片和芯片样品的制备和表征,量化研究了V型缺陷对发光效率的影响,并分析V型缺陷对发光效率影响的机制,发现V型缺陷一方面通过提升载流子(特别是空穴)注入效率而改善发光效率,另一方面又会通过减少有效发光面积而降低发光效率,这一竞争机制共同影响具有V型缺陷结构的GaN-LED的发光效率.将V型缺陷密度在1.7×108~5.9×108 cm-2范围内的样品制作成0.25 mm×0.75 mm尺寸的芯片,150 mA电注入条件下,随着V型缺陷密度的增加,Pop和EQE呈现先上升后下降趋势.最优化缺陷密度(4.2×108 cm-2)样品的Pop=183.5 mW,EQE=45.0%; 较最小缺陷密度(1.7×108 cm-2)样品的Pop=172.2 mW,EQE=42.2%,均有约6.6%的显著提升.
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